后端一般在什么情况下，比较适合设置group_path来优化timing?

Timme

   

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借楼问，如果是icc，一般对IO的Timing怎么处理，假如place后IO没有violation，cts后冒出vi ...

xingyun620 发表于 2017-11-1 09:09

                               
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你跑两轮，第一轮跑完CTS后把每个寄存器的network latency（通常可以通过attribute得到）记录到一个文件里，然后再从DCG/preCTS开始走，把每个寄存器的network latency标上去就可以了。perfectly correlated.

不说学习的事

回复 6# xingyun666666


    之前比较难修的path 的endpoint都是macro的date pin，所以都是-to

wwzj1990

回复 10# xingyun620

定义output delay的本意是满足timing buget的要求，所以每个output port都有其对应时钟的output delay约束，这个约束对于top2down的设计流程来说，每个port都有特定的output delay，因为这是top根据模块之间的talk来预估的。如果是down2top的设计流程，每个port上的约束是over constrain即用悲观的方式来约束，给top留够足够的margain，这时候加output delay是采用时钟周期百分比的方式加的（如60% cycle），所以output port delay的添加与port数量没关系，是设计方式要求的。
前面的两种方法
第一种 设置output delay： set_output_delay -clock [get_clock clk_a] value [get_ports  port_a]
设置latency ： set_clock_latency -source [get_ports clk_a] value

第二种 设置output delay： create_clock -name clk_v -period xxx  (virtual clock)
                                     set_clock_group -name aaa -asynchronous -group {clk_a clk_v} (将virtual clock和clk_a 同步）
                                     set_output_delay -clock [get_clock clk_v] value [get_ports  port_a] (将output delay定义在virtual 上）

set_clock_latency -source [get_ports clk_v] value （给virtual clock加上latency）

xingyun620

回复 13# wwzj1990

非常感谢解答！

xingyun666666

回复 7# Timme


    膜拜前辈，看了您之前的帖子，其实就是：越critical 反而设置越小的weight？这与我之前的认识正好相反！您举的例子是in-to-reg和reg-toreg，假如不管IO的timing，只是想优化掉design中的reg to reg的path呢？也是把reg to reg中最critical的设置更小的weight？相对不critical的反而要设置更大的weight？

xingyun666666

回复 14# xingyun620

关于IO的timing path,就是先跑一次cts，然后取得latency值，然后在重新做place，此时通过virtual clock设置上latency？不知道是不是这样的flow？

xingyun666666

回复 11# Timme


    关于IO的timing path,就是先跑一次cts，然后取得latency值，然后在重新做place，此时通过virtual clock设置上latency？不知道是不是这样的flow？

Timme

   

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    关于IO的timing path,就是先跑一次cts，然后取得latency值，然后在重新做place，此时 ...
xingyun666666 发表于 2017-11-3 17:12

                               
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没有什么 virtual clock，都是普通 clock。ps：直接试试会更有体会...

xingyun620

回复 18# Timme

place的时候，clock不是ideal的吗？

Timme

   

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place的时候，clock不是ideal的吗？
xingyun620 发表于 2017-11-6 09:00

                               
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ideal的意思是，延时不是计算得到的。并不代表它只能是0。参见ideal_network定义