我vhdl刚入门，是不是就要改学verilog啦?

greycat · 发表于 2003-8-4 13:17:57

真的？？？？
那我学起来就更有信心了。
呵呵

gwj221 · 发表于 2003-8-4 14:21:16

verilog is very good

greycat · 发表于 2003-8-4 14:41:51

OK!good good study!

fnlc · 发表于 2003-8-5 20:07:27

day day up

gracioushe · 发表于 2003-8-18 16:59:19

台湾人编的一本VHDL的书(科学出版社出版)挺好的,里面有大量的例子,其实在实际做FPGA中,core用的挺多的,在国内VHDL学习的书籍更多一点,适合初学,学好了一种就行!

goodhope · 发表于 2003-8-19 02:50:43

In simulation, verilog is at least twice faster than VHDL. VHDL is good for code re-use, for example, the testbench can be written in VHDL

palladium · 发表于 2003-8-19 09:24:29

应该是支持verilog的工具更多吧？很多ASIC设计公司都用verilog，
但当然，学校用VHDL的很多。

z1222499 · 发表于 2003-9-2 13:48:55

刚入门Verilog比较容易上手

cllf · 发表于 2010-9-10 13:20:57

学习...

ihjada · 发表于 2010-9-16 00:38:19

都一样的其实

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