我vhdl刚入门，是不是就要改学verilog啦?

zhoujj · 发表于 2003-7-22 10:50:00

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希望各位给些参考意见，我看了以前verilog的pdf文档，感觉和vhdl差不多啊
至少里面的代码我可以读懂啊，是不是不用深入了解verilog ，只要能看懂就行啦

jackzhang · 发表于 2003-7-22 10:58:32

最好用verilog,做asic的主流是verilog
verilog比vhdl更好学，好理解，好用。从vhdl转道verilog差不多两个星期就可以了。

greenpine · 发表于 2003-7-22 14:49:34

只要学好一种就可以了，没有必要转

wilson · 发表于 2003-7-23 02:35:59

我同意楼上的看法.其实只要学好一种就可以了.

minhead · 发表于 2003-7-23 15:57:36

如果刚入门学最好学用verilog HDL,对于设计fpga/cpld无所谓，但是要知道asic设计大多用的是verilog HDL.

jerry · 发表于 2003-7-23 18:30:21

我认为VHDL挺好的。

hxun · 发表于 2003-7-25 11:49:27

用什么学什么，其实只是一种工具而已。如同中国人学英语很难，英国人学汉语也不容易。

高山流水 · 发表于 2003-7-26 22:10:40

呵呵,我刚刚从verilog转VHDL,不是语言的问题,而是工具支持后者要好一点.
硬件基础好的看verilog,有软件背景的VHDL好理解

独孤傲 · 发表于 2003-7-27 22:43:52

高山流水,你好！综合电子论坛的DSP版的斑竹也叫“高山流水”，是不是就是你啊？

tu-whit · 发表于 2003-7-28 08:09:45

现在我也有这种迷惑，到底是那个更适合我自己一些，看了各位大侠的高建，觉的Verilog更适合我一些，但是各位大侠能否介绍一两本比较经典的verilog入门的书呢？？

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