CMOS corner lot的产生，以及与量产时variation的区别

胖大海1991 · 发表于 2019-7-21 13:25:50

好帖子

zhangyonggang · 发表于 2020-12-23 17:35:32

谢谢分享

shg841100 · 发表于 2021-4-27 15:45:20

顶起

lzkhot · 发表于 2021-7-6 20:22:01

是有特殊控制，有backup lot，确保跑在target上

datouyu451 · 发表于 2022-8-31 11:06:34

iamshan 发表于 2019-5-13 16:04
因为试生产的时候wafer控制更好，这个时候可能生产的机台都是固定在某几台上，时间段很小，这个时间段生产 ...

也就是说这个是为了校准工艺而做的事情，对吗？请教一下这个wafer的成本会摊到客户头上吗，另外这个wafer的die会继续封装吗，谢谢！

hankex · 发表于 2022-9-5 08:56:15

學習了..好文章..感謝大家分享

ahhanliang · 发表于 2022-9-26 10:15:45

第一批也并不需要什么特殊控制，本来FF,SS 已经是3singma了，能跑出3singma以外的lot毕竟是少数，0.27%，一个lot能跑出去的概率太小了，但是mass production的时候，那么多lot，虽然概率很小，但是就还是会有能跑出去的。另外mass production的时候，也会有写excursion的case 产生，这种是不能避免的。

xuwenguang · 发表于 2023-1-18 16:10:09

datouyu451 发表于 2022-8-31 11:06
也就是说这个是为了校准工艺而做的事情，对吗？请教一下这个wafer的成本会摊到客户头上吗，另外这个wafer ...

是的 U这边是把corner wafer 包含在客户PO里的 FAB建议corner wafer是要测CP 但是会劝阻你不要封装出货因为可能会有良率问题

memcad · 发表于 2023-1-18 21:50:50

corner wafer是你用来看良率的。corner一定要测，尤其是如果有很多外购IP以及新的design，都有可能发现corner芯片良率比理论值低。

cindyliu · 发表于 2023-8-25 17:55:36

请教一下，这种芯片工艺类的有什么资料或者书推荐吗

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