在CTS阶段该如何做才能将skew做到最小？或者说该如何优化skew?

1027199631

回复 9# zhanggd
意思是在set_clock_tree时将skew设为一个小值而不是默认值0对吗？这是为什么？

1027199631

回复 9# zhanggd

set_clock_tree时将skew保持为默认值0时做完CTS 时的报告如下：

============= Clock Tree Summary ==============

Clock     Sinks     CTBuffers ClkCells  Skew      LongestPath TotalDRC   BufferArea

-----------------------------------------------------------------------------------

clk_in    806       168       171       0.938     3.189       2          19403.988

uut_filter/M2/clk_1

          123       24        24        0.103     0.790       0          2399.040  

uut_filter/M2/clk_2

          123       17        17        0.089     0.663       0          1605.240  

set_clock_tree时将skew设为0.1时,其余option与之前保持不变做完CTS 时的报告如下：

============= Clock Tree Summary ==============

Clock     Sinks     CTBuffers ClkCells  Skew      LongestPath TotalDRC   BufferArea

-----------------------------------------------------------------------------------

clk_in    808       188       191       0.925     3.513       2          23390.625

uut_filter/M2/clk_1

          123       22        22        0.065     0.497       0          2540.160  

uut_filter/M2/clk_2

          123       24        24        0.068     0.470       0          2681.280  

skew确实有减小，但效果不是很好。0比0.1更小，为什么工具做出来的结果反而更差？

大龄文艺男青年

回复  d_zhou

============= Clock Tree Summary ==============Clock     Sinks     CTBuffers ClkCel ...
1027199631 发表于 2016-9-29 14:58

                               
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    Startpoint: rst_n1 (input port clocked by clk_in)

input delay 改大点不就可以了 你改成2.4 input delay 试试

1027199631

回复 13# 大龄文艺男青年


   其外部的延时只有线延时，加长或加宽就可以了。修复hold的常用方法知道，现在不确定的是我的clock_tree到底有没有问题？

kevin9133023

回复 12# 1027199631


    妳的clk_in 有兩個 DRC violation 在 clock network 沒解, max_cap 或 max_tran 看有無 clock cell driving 不夠應該要 sizing up.

大龄文艺男青年

回复  大龄文艺男青年


   其外部的延时只有线延时，加长或加宽就可以了。修复hold的常用方法知道，现 ...
1027199631 发表于 2016-9-29 22:02

                               
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   所谓tree 是否 balance ，是看两个talk 的register ，不是看一个input port 和 register

1027199631

回复 16# 大龄文艺男青年

那条路径中的rst是我整个底层模块输入，只通过线连接到整个设计的输入端口啊

1027199631

回复 15# kevin9133023


   这个不是我想问的重点，谢谢解答

大龄文艺男青年

回复  大龄文艺男青年

那条路径中的rst是我整个底层模块输入，只通过线连接到整个设计的输入端口啊
1027199631 发表于 2016-9-30 12:49

                               
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   所以 为了满足要求 ，你应该去调整rst线上的延迟的，而不是因为一条input to reg 的path 去调整整个 cts 。

1027199631

回复 19# 大龄文艺男青年

那大牛告诉我说，hold violation为2ns是clock_tree的问题是否不成立？