xilinx idelaye2 使用请教

pigolo

各位好：
     本人现在在做一个原型项目，使用的是xilinx k7系列fpga，因为系统中有源同步接口，40bit数据+随路时钟（250M），为了保证接口时序，想把40bit输入数据放到IOB中的寄存器里，时钟从接口进入后上全局时钟，但是由此带来的问题是时钟延时太大，数据延时较小，导致hold timing不满足。需要在40bit数据线上插入idelay2 单元。但是对于idelay2不怎么会用，主要是我的接口时钟是250M，idelay手册中要求其参考时钟为200/300、400M。所以想请教一下各位大神，这个idelay怎么使用，谢谢

huster

可以将时钟接DDRIO的寄存器，正沿输出1，负沿输出0，相当于复制时钟。这样出来的相位和其他IOB寄存器出来的数据基本是对齐的。

anhongliang

IODELAY所需要的200M/300M时钟，是IODELAY CTRL这个模块所需的，是给定每个taps长度的，与所接收的数据频率无关。
你可以使用250M时钟用MMCM生成200M时钟，然后再例化IODELAY。

igloo05

回复 1# pigolo


    顶

ahmad.reda2019

thank you very much

RayZyl

可以使用PLL来对时钟进行移相