Verilog基本电路设计之一（单bit跨时钟域同步）

kl_upc · 发表于 2022-9-6 15:37:19

本帖最后由 kl_upc 于 2022-9-6 15:47 编辑

yaya126 发表于 2016-6-16 10:07
思考题：
如果两个电平同步模块的输入时完全一样的，也就是说信号线等长，信号相位相同，那么我认为levl_b1 ...

打一拍就搞定了？？？？

Ali0617 · 发表于 2022-9-8 09:44:23

好帖顶顶

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）