Verilog基本电路设计之一（单bit跨时钟域同步）

tangchongyue · 发表于 2019-8-21 21:59:03

感谢分享，亚稳态问题确实挺重要的。

tvman2015 · 发表于 2020-2-29 17:19:14

good post

lllluo · 发表于 2020-7-19 11:08:24

我看不懂那个上升沿和下降沿，d2&d3 和d3与d2不是一样的吗

lllluo · 发表于 2020-7-19 11:29:54

else if (signal_b1_a2),这里面的signal_b1_a2是什么啊？

satyaneos · 发表于 2020-7-22 01:34:41

good info chala baga vundi

zhw1004 · 发表于 2020-8-1 02:26:00

lllluo 发表于 2020-7-19 11:29
else if (signal_b1_a2),这里面的signal_b1_a2是什么啊？

这里signal_b1_a2是b1信号在时钟a经过同步后的信号，用来反馈回时钟a。这样信号signal_a就知道时钟b已经采样到初始信号，可以安全置0了。

winch0502 · 发表于 2020-10-29 14:12:17

謝謝ˋ版主

asd4531032 · 发表于 2021-4-9 15:14:50

谢谢楼主，在讨论中解决了我的一些疑问

dqwuf2008 · 发表于 2021-6-28 18:01:20

受益匪浅

jl1374141105 · 发表于 2021-7-2 16:12:41

多谢讲解，学习了

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）