Verilog基本电路设计之一（单bit跨时钟域同步）

durbin · 发表于 2021-7-5 16:15:04

学习了！！！

durbin · 发表于 2021-7-5 18:45:48

GOOD!!!

乐行者独行 · 发表于 2021-7-23 17:27:10

优秀，学习了

durbin · 发表于 2021-8-22 15:54:22

great

乐行者独行 · 发表于 2021-10-7 12:03:14

学习学习

狂砍一条街a · 发表于 2021-11-21 22:26:37

楼主讲解的太棒了

li441262673 · 发表于 2022-1-20 13:20:46

优秀

li_john · 发表于 2022-4-1 22:53:58

记录一下

li441262673 · 发表于 2022-5-18 09:42:33

学习了

kl_upc · 发表于 2022-9-6 15:32:16

silencefpga 发表于 2016-6-15 21:36
基本赞成楼主的看法，不过两级同步器是建立在一个特定的条件上面的：假设clkb的　是周期为Ｔ，那么必须满足 ...

避免亚稳态你都敢说···········

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）