关于PLL配置后的复位设计

小相

本人做FPGA设计时设计到多个时钟，都是用PLL产生的，它们的系统复位电路如何设计才能更稳定呢？

asic_service

需要把原始的reset同步到每个时钟域，也就是每个时钟域都有一个自己的reset。基本上是这样做的。
当然，你确定你的reset即使有violation，function也不会错，也可以不用同步，直接下set_false_path.

silencefpga

外部复位依然是异步复位，只不能可以将复位信号同步到每一个时钟域上面，就是大家经常说的异步复位同步释放。不管异步复位是挺不错的，只不过无法保证在释放复位的那一瞬间发生什么，所以用当前时钟域的时钟同步释放，可以保证没有任何glitch

wentaohuster

多时钟模块之间如果没有复位的先后顺序要求，那就比较简单点，楼上已解答

atomdust

FPGA外部的异步复位信号只输入到PLL的reset端，PLL输出lock信号。
设计一个rst_gen.v模块，处理异步复位同步释放，lock信号作为rst_gen.v的输入。