verilog

analog大魔头 · 发表于 2016-5-10 15:48:28

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 analog大魔头于 2016-5-11 12:49 编辑

编写verilog 代码时，怎样准确定义时序关系以及always 模块？

杰克淡定 · 发表于 2016-5-10 17:35:11

楼主昵称果真是做analog的么？Digital问这个问题太没水准了，估计没人可以回答

analog大魔头 · 发表于 2016-5-11 12:55:14

回复 2# 杰克淡定

刚刚进来的菜鸟，啥都不懂，啥都要学呗

[求助] verilog