初学UVM，希望有人能指点一下，怎么构建第一个UVM验证环境

月小子 · 发表于 2016-5-1 21:54:54

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自学UVM，之前看过systemVerilog，用systemVerilog搭建过简单的验证环境，现在要用UVM构建第一验证环境。看完《UVM实战》还是一头雾水，请高人指导，谢谢！

zhangbinsniper · 发表于 2016-5-2 18:47:01

同求相关资料，据我所知有uvm和vvm两种。但各自的优缺点不太清楚

acgoal · 发表于 2016-5-3 15:15:58

回复 1# 月小子

建议你可以从UVM源码里面自带的例子开始吧，，，否则，最好找一个已经有经验的人带，要不然很难得，毕竟书上写的和实际中还是有一些区别。

不二先生 · 发表于 2016-5-3 19:35:24

也是对UVM掌握的不太好。。。

月小子 · 发表于 2016-5-5 13:52:07

回复 2# zhangbinsniper
想请教您，一个问题。我仿照第二章源代码，搭建了一个自己的环境，在VCS下仿真时，只打印了，killed。怎么查找是在哪里被killed的。其中用过，`uvm_info但没有打印信息。还有就是，只用systemVerilog搭建验证环境，可以通过initial中的进程$display来查看程序卡在哪里，现在用run_test(),怎么查看，头好大。谢谢了

越狱小猪头 · 发表于 2016-5-15 21:01:12

回复 5# 月小子

我觉得可以用断点调试的方法。。。你可以参考下

894438252 · 发表于 2016-6-3 15:39:17

使用ubus历程开始吧，这个例子不错

liwing1009 · 发表于 2016-7-19 23:00:57

你好，请问你UVM其实是用什么软件打开运行的？实验室项目需求，在弄，但是没人带，感觉完全进不去。。连最起码的用什么软件都一头雾水，VCS据说要虚拟机在linux？？真的求教，也据说可以用modelsim运行？

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