关于瞬态仿真过冲过大

HPGeAsic · 发表于 2016-3-17 15:33:19

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我在完成DC,AC仿真后进行瞬态tran仿真，但发现过冲过大。但是进行AC仿真时的相位裕度有54度，增益为80dB.为什么呢？

输入输出波形

此电路主要用于buffer
我是新手，求指教！！

mikeppq · 发表于 2016-3-17 16:12:46

加强BandWidth或者SlewRate，这两者是一致的。

HPGeAsic · 发表于 2016-3-17 16:34:55

回复 2# mikeppq

谢谢！我采用的是最简单的二级放大结构。我在输出级增大电流后过冲明显减小，但是在通过增加输入管的W/L来增大gm值，增大GBW的方式并不理想。

此外，采用增大输出级电流后，有一个如下图的现象，不知道是否影响。

db phase

相位曲线尾巴又翘起来是否有影响？

mikeppq · 发表于 2016-3-17 16:58:50

应该不影响

HPGeAsic · 发表于 2016-3-17 17:11:54

回复 4# mikeppq

谢谢！还发现一个问题，采样的电压和实际输入的电压大概会有0.2mV以内的固定偏差，对于这个问题有什么方法可以减小吗？因为要保证10/12bit的设计进度。

HPGeAsic · 发表于 2016-3-17 17:16:18

回复 4# mikeppq

再补充问一下，相位图尾巴上翘的主要原因是什么呢？我知道更极零点有关，但还不会分析。

mikeppq · 发表于 2016-3-17 17:24:13

回复 5# HPGeAsic

开关的馈通效应和运放的增益带宽共同影响offset，可以减小但很难完全消除。相位上翘应该是多个高频零点凑一块去了。

pg13 · 发表于 2023-11-1 16:23:41

你好，我现在遇到了类似的情况，请问最后怎么解决的呢

XXXiab · 发表于 2024-7-18 15:55:31

同问高频零点怎么解决

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