只会verilog能不能读懂VHDL的代码

szq187 · 发表于 2016-2-25 16:25:51

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目前只学过verilog，需要看Vhdl的工程，要怎么才能读懂呢，用不用去学VHDL啊。还有用哪种互相转换的软件，靠谱不？

szq187 · 发表于 2016-2-25 16:26:38

自己先顶一下

wentaohuster · 发表于 2016-2-26 08:17:05

还是能看懂一部分的不过语言风格、规定、表达还是有不少区别，建议再去学习，哪有那种一劳永逸的工具.....

菜鸟要飞 · 发表于 2016-2-26 08:38:29

稍微看一下语法吧

harry_hust · 发表于 2016-2-26 09:14:05

看懂没有问题，如果要写估计就得看看语法了。

vigorkylin · 发表于 2016-2-26 13:55:28

主要模块的组织结构不同，比如Verilog 的module，VHDL是entity，而且一个entity可以有多个architecture，像这些基础的还是要看一看的，其他大致能看懂，大约always=process等等的

szq187 · 发表于 2016-3-1 09:14:27

回复 6# vigorkylin 感觉两者定义的参数类型，差别好大。verilog基本只有reg和wire。但是VHDL就有好多了

szq187 · 发表于 2016-3-1 09:15:25

回复 3# wentaohuster

找了一个工具，但是不严谨

szq187 · 发表于 2016-3-1 09:16:08

回复 5# harry_hust

不用写，能看懂就行，回头用verilog写

yaya126 · 发表于 2016-3-1 10:12:06

有工具可以直接转，我就把公司的VHDL 全部转了，稍微需要debug一下，大部分工具能转对

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