ADPLL博士论文

waywer · 发表于 2015-12-27 15:32:47

对于初学者，这个论文可以参考。不错。谢谢分享

liuchuanfeng14 · 发表于 2015-12-27 21:46:18

回复 50# 远上寒杉

粗调的大电容最靠近电感，并且关于电感中轴线对称。中调和精调电容由于比较小，故就放在电感两遍，其失调较小，但还是有点影响的。我测差分相位噪声并没有比单端相位噪声好多少，故其中调和精调电容阵列的对称性有一定影响。然而，如果所有的电容都对称放置，则纵向长度较长，寄生电感就会降低DCO的输出频率。。。设计时就需要迭代仿真好几次。。。

IC_ant · 发表于 2015-12-29 22:22:46

回复 46# hughhuang

谢谢指点. 还有一个问题就是如果用Bang-Bang PD 来实现Digital CDR 合适么? 振荡器用的是Ring-DCO. 对于65nm的工艺来说在保证PVT的前提下最高频率可以做到多少呢?
(在别人的帖子上问不相关的问题真的不好意思啊,还请楼主多包涵,别打我...)

hughhuang · 发表于 2015-12-29 22:29:58

回复 53# IC_ant

我们做的CDR就是用verilog写的BB-PFD。另外RING-DCO没做过，你可以看看ISSCC或者JSSC之类的文章那些大牛能做到多少吧。我感觉高频，比如20G30G甚至更高，更多的是LC-TANK吧，应该是LC的噪声更小。

liuchuanfeng14 · 发表于 2015-12-30 09:28:34

回复 53# IC_ant
用Bang-Bang PD做的CDR论文有很多，你可以在IEEE上查到。要问合不合适，我没有发言权，这种问题要多年从事CDR设计的人才能回答你。
关于Ring-DCO的频率问题，我可以给你例举一个case。如果你用的是65nm TSMC GP的mixed rf cmos process（电源电压1V），那里面一个反相器的delay一般只能做到10ps左右，算你用三级反相器做振荡器，不算调节电容或者其他一些调节Delay手段引入的寄生，则Ring Oscillate的最高频率也只能做到16.67GHz。当然，现在有一些手段可以使一个反相器的延迟做到6ps左右，例如Multi-Path Gated Ring Oscillator，但如果加入了调节电容所引入的寄生，那Ring-DCO的最高频率也做不到20GHz以上。

scochen · 发表于 2015-12-30 09:49:47

好文，学到新东西了

IC_ant · 发表于 2015-12-31 13:26:15

回复 55# liuchuanfeng14

非常感谢楼主的耐心指点. 设计振荡器的时候频率可调是必须的, 所以我也觉得如果不用电感的话想要超过10GHz应该是非常难的. 还是我论文读的少, 继续学习中. 谢谢啦~

supercar · 发表于 2016-1-11 17:37:44

本帖最后由 supercar 于 2016-1-12 11:04 编辑

回复 36# liuchuanfeng14

如果是类似于小数分频CPPLL原理，采用sigma-delta实现TDC并不是很困难，你为什么
没有采用这种结构呢？

另外，你说在分频比接近整数时这种spur更明显，那是否意味着如果TI这种结构
当作integer-N PLL使用肯定也会出现fractional spur？

nic8862000 · 发表于 2016-1-11 18:48:37

带内噪声还有很大优化空间，
调频锁定时间应用中够了吗？

liuchuanfeng14 · 发表于 2016-1-12 20:52:20

回复 58# supercar
你说用Sigma-Delta加Divider再加TDC来实现？我论文里面有写这两种结构的区别，并且在文中解释了我为什么采用这种结构。。。当分频比接近整数时，而不是整数时，spur才会很大。。。

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