ADPLL博士论文

dtt0000 · 发表于 2015-12-21 19:07:42

赞俞博！

zengyl · 发表于 2015-12-21 21:51:30

回复 29# danglang

学长谦虚了

bbbenjamin · 发表于 2015-12-21 23:55:07

赞！
目前在业界，已经比较多的使用ADPLL了。虽然在个别的应用上指标不好做，比如GSM，但应该是大趋势。Bogdan的那篇JSSC不就是GSM的嘛，虽然是experimental result，还是有戏的。看好这个方向。

liuchuanfeng14 · 发表于 2015-12-22 11:12:00

回复 33# bbbenjamin

Bogdan在TI时发表的那篇应用于GSM的JSSC Paper只是在TT的corner下测试的结果。。。那东西依然过不了PVT的影响。。。工程化道路还是比较难的。。。所以最后TI把ADPLL整个部门都放弃了。。。不过我也看好ADPLL这个方向，估计以后会慢慢走向工程化。

hughhuang · 发表于 2015-12-22 11:31:32

回复 34# liuchuanfeng14

前辈请问一下，ADPLL在GSM方面暂时不能替代模拟PLL只是因为fractional spur方面不理想么？另外，ADPLL为什么会在fractional spur方面不理想？制约因素是什么？

liuchuanfeng14 · 发表于 2015-12-22 19:22:38

回复 35# hughhuang

ADPLL的phase noise已经可以做的很好了，可以满足GSM Transmitter RMS Jitter的要求。但是，在ADPLL里由于有限时间量化精度的TDC存在，当在小数分频的模式下分频比很接近整数时，TDC的有限时间精度只能周期地响应相位的瞬时变化，从而产生了fractional spur。在GSM的Receiver中，由于存在较大的邻道block signal，因此为了保证混频后有用基带信号的信噪比不被恶化，Receiver系统要求本振时钟在200kHz频偏（-16dBc），400kHz频偏（-48dBc），600kHZ频偏（-63dBc），1.6MHz频偏（-73dBc）和3MHz（-80dBc）频偏都有spur的最高值要求。一般ADPLL都满足不了400kHz频偏（-48dBc）和600kHZ频偏（-63dBc）的要求。

PS：其实在ADPLL中还有其他机制会产生Spur，最主要的还是TDC的有限时间量化精度。现在都在做Sigma Delta TDC，使TDC的量化噪声随机化，从而使Spur变小。已有很多Paper可以满足GSM的spur要求，但工程化产品却很少。

hughhuang · 发表于 2015-12-22 19:38:45

回复 36# liuchuanfeng14

哦，这样啊，大概懂一点了，虽然不能完全吸收理解，但是很感谢您的耐心讲解。我再学习学习，希望很快能完全理解你说的。

nm2012 · 发表于 2015-12-22 20:43:44

下下来看一下，请问LZ觉得PLL和nyquistADC哪个好发文章呢，thx

liuchuanfeng14 · 发表于 2015-12-22 21:12:10

回复 38# nm2012

都不好发，ADC要比PLL更难发一些。。。

wandola · 发表于 2015-12-23 08:57:29

你的那个论文我还没有仔细读。我大概问一个，你的tdc就是S.B发表的那个flash结构是吧。然后你假设CKV的duty cycle是50%，在根据tdc的结构，0->1 和1-〉0的转换点，在计算出TDC的增益。如果DCO的输出周期duty cycle如果不是50%，那这个校准会有什么影响？

那如果是不用这种flash结构的话，你觉得应该怎样来校准tdc的gain；?

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