ADPLL博士论文

liuchuanfeng14 · 发表于 2016-1-12 20:54:28

回复 59# nic8862000
跳频锁定时间肯定是够的，但我不知道现在多模手机收发芯片采用的是什么时钟方案。。。

userL · 发表于 2016-1-13 09:45:54

感谢分享

tornadoet · 发表于 2016-3-2 10:21:05

谢谢分享

Johnson2011 · 发表于 2016-3-2 11:34:46

回复 11# liuchuanfeng14
那只是你看到的文章，产品中-80dBc还是有的。

hughhuang · 发表于 2016-3-2 12:42:02

楼主，我看了一下你的论文，我觉得里面噪声模型讲的挺好的，想进一步学一下噪声模型，请问有什么推荐的资料么？

liuchuanfeng14 · 发表于 2016-3-5 13:23:44

回复 64# Johnson2011

同学。。。你确定？我所知道的是：如果利用多环结构，带内fractional spur有可能可以做到-80dBc。。。单环结构的，无论是CPPLL还是ADPLL，带内fractional spur要做到这么好的性能不是嘴上说说就可以了。。。有这么好的性能，在工业界早就声名远扬了。。。我看了很多欧美和国内厂家做的产品，都没有哪个公司敢拍着胸说，自己的时钟产品有这么牛逼的带内fractional spur性能。。。因为你要明白，搞时钟搞到最后就是如何解决Coupling的问题。。。coupling是万恶之源。。。

liuchuanfeng14 · 发表于 2016-3-5 13:26:32

回复 65# hughhuang

没有推荐的资料，自己去试图写写matlab噪声模型，多看看别人的文章，慢慢积累！

liuchuanfeng14 · 发表于 2016-3-5 23:20:14

回复 64# Johnson2011

同学。。。你确定？我所知道的是：如果利用多环结构，带内fractional spur有可能可以做到-80dBc。。。单环结构的，无论是CPPLL还是ADPLL，带内fractional spur要做到这么好的性能不是嘴上说说就可以了。。。有这么好的性能，在工业界早就声名远扬了。。。我看了很多欧美和国内厂家做的产品，都没有哪个公司敢拍着胸说，自己的时钟产品有这么牛逼的带内fractional spur性能。。。因为你要明白，搞时钟搞到最后就是如何解决Coupling的问题。。。coupling是万恶之源。。。

weny0247 · 发表于 2016-3-6 08:28:59

牛人啊!佩服!

hzx85337856 · 发表于 2016-3-6 21:43:48

回复 58# supercar

我觉得如果当integer-mode，要么你让他是average 在某个分频器上，然后sd modulator在以fvco * 1/2^F 附近抖，这样是fractional spur最糟糕的情况吧；我知道的产品如果输入是个纯整数，应该是把SD modulaor block吧。。。。。就把TDC当做一个BB PD去用~

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