help 逻辑综合时钟约束问题

52927605@qq.com · 发表于 2015-11-3 21:18:23

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逻辑综合顶层有两个模块用的时钟clk_1 clk_2是由分频模块clk产生的请问这种时钟怎么约束??
例如秒表计数显示设计一共有三个模块：分频模块，计数模块，数码管显示模块，系统时钟50Mhz,分频得到clk_1 1Khz给计数模块，clk_2 1hz给显示模块，怎么对时钟进行约束？？？？？？？

njdemale · 发表于 2015-11-11 15:59:45

通过create_generated_clock -devide_by N -source 来定义内部生成的时钟

869053983 · 发表于 2016-1-10 23:35:20

如果在顶层用generate_clock,如果在子模块则直接create_clock

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