help 逻辑综合时钟约束问题

52927605@qq.com · 发表于 2015-11-3 21:20:17

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 52927605@qq.com 于 2015-11-5 20:55 编辑

逻辑综合顶层有两个模块用的时钟clk_1 clk_2是由分频模块clk产生的请问这种时钟怎么约束??
例如秒表计数显示设计一共有三个模块：分频模块，计数模块，数码管显示模块，系统时钟50Mhz,分频得到clk_1 1Khz给计数模块，clk_2 1hz给显示模块，怎么对时钟进行约束？？？？？？？

南宫恨 · 发表于 2015-11-4 15:50:17

回复 1# 52927605@qq.com

用create generate clock处理分频时钟，你可以找个文档看看

52927605@qq.com · 发表于 2015-11-5 20:57:13

1khz是U3的数码管显示时钟，1hz是U2的0到1000的计数时钟

xpw · 发表于 2015-11-6 10:13:58

这种数码管显示的例子一般都是用FPGA来做的吧。FPGA一般不用写这些约束的。

52927605@qq.com · 发表于 2015-11-8 22:14:42

回复 4# xpw

就是举个例子

[原创] help 逻辑综合时钟约束问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2