关于icc中的output直接输出clock

杀手1983 · 发表于 2015-10-25 16:15:55

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我的芯片有个output需要输出一路时钟给其他的芯片，在fpga上用的是oddr，但是asic上该怎么做才能达到oddr的效果呢
icc在做cts的时候默认不会balance输出的clock，我是不是要设置一下，让工作做一下将要输出的clock的balance，然后设置output delay的时候，根据将要输出的时钟设置？

icfbicfb · 发表于 2015-10-26 06:54:17

随路时钟啊，不就是

用create_generated_clock 来设置即可，可以调整clock latency的，类似你的意思

杀手1983 · 发表于 2015-10-26 10:04:23

回复 2# icfbicfb

是您说的这个意思，但是我做CTS之前是不知道这路要输出的时钟的latency的啊，该怎么确定呢？

杀手1983 · 发表于 2015-10-26 10:58:32

回复 2# icfbicfb

版主，还有个问题问您，我做的是chip level的，对于io 的input output delay设置什么比例比较合适呢，我的意思是外面和里面的比例多少比较合适

icfbicfb · 发表于 2015-10-26 11:40:13

70% 给外面，经验值

杀手1983 · 发表于 2015-10-26 14:55:23

回复 5# icfbicfb

那为了保证hold time 能够满足，input delay或者是output delay的 min值该设为多少比例合适呢？这个min值应该设置成负值吧？多谢版主

icfbicfb · 发表于 2015-10-26 19:50:30

设成0 就够悲观的了，还需要负值？

杀手1983 · 发表于 2015-10-26 22:47:25

回复 7# icfbicfb

我是这样想的，假如我set_output_delay -clock clk1 ，而这个clk1是create_generated_clock，定义在一个输出的port上，从这个port到这个时钟的source还有一段latency，假如我只设置成了0，那么考虑hold的时候就相当于忽略了这一段latency了啊

icfbicfb · 发表于 2015-10-27 06:55:45

对于一个clk out，可以手动balance的，不是难得事情，就是加减clkbuffer的个数而已，不要太纠结

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