set_case_analysis 对计算时钟delay 的影响问题

maws · 发表于 2015-10-16 19:27:02

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本帖最后由 maws 于 2015-10-16 20:46 编辑

项目中常用到时钟分频后与分频前时钟经过mux 选况择向后传播的情况，
　　　　             　　　　    |\
　原始时钟　－－｜divder｜-----|  |------时钟输出，　　　　　　　　
                  |____________|/　

理论上在分频输出定义一个generated clock,通过设置两个时钟不共存，再使能寄存器多时钟分析，就ok了
　　但是如果我只想让高频通过mux,通过设置case_analysis让原始时钟通过，但是就没有从原始时钟－－分频时钟－－mux 输出－－leaf pin这条路径了，假如mux 输出时钟与其他同步时钟有交互路径，实际上在CTS时计算是不充分的，因为原始时钟－－分频时钟－－mux 输出－－leaf pin延时与原始时钟－－mux 输出－－leaf pin延时不同的，我可以这样理解吗？
　　那请问如果mux 输出时钟与其他同步时钟没有有交互路径，我这样设置会有问题吗，我能考虑到的是，分频时钟会认为没有leaf pin,从分频器到mux输入端会怎么处理？（会无限长？transition 无限大？）
　　那正确做法怎么做呢？　因为时钟输出后面还有一堆时钟分频/选择逻辑，我想让mux输出时钟只输出高频的，否则所有时钟都考虑到，到寄存器CK得有多少种时钟啊，我这样理解是不是合理的呢？
　　希望各位大神不吝赐教啊！

icfbicfb · 发表于 2015-10-19 10:00:01

实在太复杂，就换成2个sdc吧，就2个mode，分别对应不同的case analysis就行了

maws · 发表于 2015-10-19 21:54:04

回复 2# icfbicfb

谢谢icfbicfb
看来也只能为了时序分析准确，SDC写复杂些，把所有情况都包括进去了

[求助] set_case_analysis 对计算时钟delay 的影响问题

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