SDRAM反馈时钟

董小三 · 发表于 2015-10-15 16:28:04

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SDRAM做反馈时钟的目的是不是让颗粒时钟与FPGA内部控制器时钟同频同相？

董小三 · 发表于 2016-2-2 11:44:29

有人知道吗

whz7783478 · 发表于 2016-2-2 13:58:29

反馈时钟只是PLL需要的吧。
不过输出给SDRAM颗粒的clk和控制器的clk有个相移。目的是保证颗粒能正确采样地址、数据等信号

董小三 · 发表于 2016-2-4 08:28:38

回复 3# whz7783478
这两个时钟相位大概差多少比较合适？也就是说pll的输出与输入相位大概差多少？

seesea11 · 发表于 2016-2-7 22:49:51

送给sdram的clk 超前一两个ns

董小三 · 发表于 2016-2-8 07:42:46

回复 5# seesea11
谢谢，祝您新春快乐！请问这个1，2ns，是经验之谈，还是有什么依据呢

小小胖 · 发表于 2016-2-9 23:39:27

回复 1# 董小三

看看看！！！！！！！！！！！！！！！！！！！！！！！！！！

董小三 · 发表于 2016-2-15 06:32:14

求解答

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