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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › ESD/EOS和latchup(芯片级) › ESD/EOS讨论区 › 防止latch up的方法
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楼主: chian

[讨论] 防止latch up的方法

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dsj83117
发表于 2018-9-3 08:58:03 | 显示全部楼层
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wayne_l78
发表于 2018-9-15 12:12:31 | 显示全部楼层
Good info
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一抹曾经
发表于 2018-10-23 22:03:15 | 显示全部楼层
请问 【6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能】是怎么实现防止latch up的
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18674017324
发表于 2018-10-25 10:04:30 | 显示全部楼层
谢谢分享
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Pistol_sun
发表于 2018-11-23 15:20:04 | 显示全部楼层
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mj4856
发表于 2018-12-12 10:03:08 | 显示全部楼层
感謝分享
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happywith123us
发表于 2019-4-12 21:58:13 | 显示全部楼层
谢谢分享
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liuyuqing_xyz
发表于 2019-4-23 19:19:33 | 显示全部楼层
看看先
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weir.sj
发表于 2019-5-9 12:20:22 | 显示全部楼层
nwell在I/O处容易被干扰，把Nwell拉低，Psub和Nwell的PN结就通了
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hanfeng006
发表于 2019-5-15 22:53:21 | 显示全部楼层
谢谢分享
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