在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 36578|回复: 130

[讨论] 防止latch up的方法

[复制链接]
发表于 2015-8-25 17:11:41 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x

贡献一篇文章先,里面有很多防止latch up的方法,由其是节录下面方法的4~7我都实际用过,很实用。就请直接下载免信元

latch_up.pdf (131 KB, 下载次数: 3705 )


但要请教一下,第8点:
I/O处尽量不使用pmos(nwell)

原因是甚么啊?有大大可以解释一下吗?



1.在基体(substrate)上改变金属的掺杂,降低BJT的增益
2.避免source和drain的正向偏压
3.增加一个轻掺杂的layer在重掺杂的基体上,阻止侧面电流从垂直BJT到低阻基体上的通路
4. 使用Guard ring: P+ ring环绕nmos并接GND;N+ ring环绕pmos 并接VDD,一方面可以降低Rwell和Rsub的阻值,另一方面可阻止载流子到达BJT的基极。如果可能,可再增加两圈ring。
5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6.使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7.除在I/O处需采取防Latch up的措施外,凡接I/O的内部mos 也应圈guard ring。
8. I/O处尽量不使用pmos(nwell)
 楼主| 发表于 2015-8-25 18:14:39 | 显示全部楼层
不好意思,不知道如何设定免信元,可以直接从这里下载
https://www.google.com.tw/url?sa ... eE87oTk5HG83c__4ufA
发表于 2015-9-1 16:58:50 | 显示全部楼层
谢谢,努力学习中·
发表于 2015-9-10 23:47:39 | 显示全部楼层
没有Nwell就不会形成pnpn路径,就不会有latchup产生。
发表于 2015-9-15 16:24:11 | 显示全部楼层
thanks for sharing the document
发表于 2015-9-17 20:54:14 | 显示全部楼层
谢谢分享
发表于 2015-9-19 15:27:18 | 显示全部楼层
支持一下.
不过通常不会为ESD特地修改工艺的, 需要在选定工艺的基础上, 由电路/版图发挥, 达到ESD设计要求.
发表于 2015-9-28 06:16:48 | 显示全部楼层
非常感谢楼主分享啊!
发表于 2015-10-29 15:03:52 | 显示全部楼层
免的链接打不开,下1的看看吧
发表于 2015-12-17 09:35:11 | 显示全部楼层
thanks
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 08:30 , Processed in 0.026031 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表