DC综合出现signed to unsigned conversion occurs的warning

ningyuan198 · 发表于 2015-8-14 11:04:20

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DC综合时，提示verilog代码中存在符号数到无符号数的转换，即signed to unsigned conversion occurs的warning。
warning报的verilog代码中的位置，无一例外都出现了类似于reg[i]=LEN-1之类的语句，其中LEN为用parameter定义的一个常数，为128；
若将LEN-1直接用其实际的值127替换，则该warning消失。
若直接将LEN-1替换为LEN，也不会出现该warning。

那么，出现该warning的原因就是LEN-1中的减号了，但实际上LEN为常数128，DC分析不应该分析不出来LEN-1不可能为负数啊，难道说凡是有减法操作的，其结果都会变成一个有符号数？