有没有必要在项目中使用UVM、OVM这种验证方法学库？

tangchaodefeng · 发表于 2015-7-8 22:06:12

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学习SystemVerilog有一年多了，由于精力有限，一直没有学习高级的验证方法学库。但是在看资料的时候常常看到关于VMM、OVM、UVM的相关介绍，觉得上手比较困难。
所以，在原来的几个项目中一直在用自己手动编写的Class，interface，BFM，等等组件搭建仿真验证平台。
现在又接了一个项目，IP核比较复杂，想请教一下论坛里的各位大神对于使用高级验证方法学库有什么建议？
我需要学习一下吗？是使用UVM还是OVM？

我们单位的工具是Mentor公司的ModelSim和QuestaSim。

A1985 · 发表于 2015-7-9 10:31:37

UVM。。。。。。VIP都会提供，正规厂家。

peepeekid · 发表于 2015-8-21 03:52:46

If you are starting from scratch, use UVM

goodivan · 发表于 2015-8-21 22:41:14

UVM，UVM吸取了VMM和OVM的两者精华，这个是趋势。

ovalence · 发表于 2015-8-22 14:16:31

thank you

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