如何捕获一个宽度很窄的脉冲信号

yyz1988

输入：一个时钟和一个宽度很窄的脉冲信号（脉冲的宽度不固定，有可能小于半个时钟周期，而且该脉冲由于被衰减导致其上升沿和下降沿也不陡峭，不是直上直下的那种方波）。输出：一个宽度为一个时钟周期的脉冲。
这里面涉及到高频脉冲的捕获，就是把输入脉冲整形，有点难度啊,可以用原理图或VHDL或别的语言描述设计
非常感谢大家，

chenyueboy

pulse_a = pulse ;
reg pulse_change ;
always @ (posedge pulse_a or negedge rst)
  if(!rst)
    pulse_change = 1'b0 ;
  else
    pulse_change = ~pulse_change ;
reg [2:0] pulse_sync ;
  always @(posedge clk or negedge rst)
    if(!rst)
     pulse_sync [2 :0] =3'b0 ;
    else
     pulse_sync[2:0] = {pulse_sync[1:0],pulse_change} ;
reg output_clk ;
   always @(posedge clk or negedge rst )
      if(!rst)
        output_clk <= 1'b0 ;
      else if (pulse_sync[2] != pulse_sync[1] )
         output_clk <= 1'b1 ;
      else
         output_clk <= 1'b0 ;

chenyueboy

在pulse 到pulse_a之间需要插入一个buffer。另外这个程序参考下把，不知道对不对。

houjiajun8

回复 2# chenyueboy

   这位朋友，为什么你编代码没注释？看得辛苦

ddxx

回复 1# yyz1988

        always @ ( posedge p_clk or negedge p_reset_n )
        if ( ~ p_reset_n )
                p_buf <= 0;
        else
                if ( p_en )
                        p_buf <= ~ c_buf;
                       
        always @ ( posedge c_clk or negedge c_reset_n )
        if ( ~ c_reset_n )
                c_buf <= 0;
        else
                if ( c_en )
                        c_buf <= p_buf;
       
        assign flag = p_buf ^ c_buf;

liang5293392

chenyueboy是用寄存器将输入脉冲转换成电平变化输出，如果2次相邻脉冲间隔足够大，输出的电平变化是可以达到时钟的采集要求，然后去检测输出电平的上长升沿（pulse_sync[2] != pulse_sync[1]），实际我觉得应该是检测pulse_sync的变化沿（每个电平变化对应一个脉冲沿）。
但如果2次相邻脉冲不是足够大，输出电平还是达不到时间采集（寄存）的要求，这种方法 我觉得可能不行。

我觉得，信号能够输入到FPGA，本身就是要求达到器件的setup\hold时间，如果可以达到，那FPGA内部处理实际上是可以使用异步FIFO来达到检测脉冲个数，然后只要使用时钟去读异步FIFO，就达到了将脉冲转换成时间周期输出的要求。这样，只要脉冲信号能够输出到FPGA，那不管有多窄，都可以不漏的检测出来（当然是在异步FIFO不满的情况下）。

xcrabx77

不知道脉冲多宽，可以用倍频后的时钟去采集吗？

wtfyygyvtkd

如果你只需要脉冲的个数，我觉得6楼说得有道理，可以将该脉冲作为fifo的写时钟，写使能一直有效。后面只需要写入的个数就行了。

yyz1988

回复 5# ddxx

5楼朋友的程序什么意思？哪个是输入信号？什么检测原理，另外脉冲就一个，目的只是想把这个宽度很窄的脉冲整形成宽度为一个时钟周期的脉冲，不是要检测脉冲个数

tingyu1221

路过学习了