如何捕获一个宽度很窄的脉冲信号

polozpt

回复 6# liang5293392


   用fifo是个不错的方法，不会引入很高的时钟。

yyz1988

亲们可能误解本题意思了，不是要计算脉冲个数，而是属于脉冲整形，就一个脉冲，并且脉冲宽度比较窄而且具体多窄是不确定的，该脉冲发出后是一个周期宽度完整的脉冲，但是经过一段较长的导线后输入到FPGA就衰减了，导致脉冲宽度变窄，边沿也不陡峭了，所以想把这个脉冲进行整形， 整形成一个宽度为一个时钟周期的脉冲，不计数啊亲们，注意这个脉冲宽度可能比半个时钟周期还要短，但是会达到器件的setup\hold时间。

ddxx

回复 5# ddxx

将要检测的信号接p_clk，有上升沿时flag会被置位，表示检测到脉冲；c_clk脉冲将flag清零，以便检测下一个脉冲。你可以把flag用c_clk打一拍，这样就输出宽度为1cycle的脉冲了。

菜鸟要飞

回复 12# yyz1988


   用高时钟去采，采到了，你给多宽的脉冲都行

houjiajun8

回复 1# yyz1988

process(sys_clk,sys_rst,flag)
begin
if(sys_rst= '1') then
   qout <= '0';
elsif(sys_clk'event and sys_clk = '1') then
   flag1 <= flag;
   flag2 <= flag1;
   qout <= flag2 xor flag1;
end if;
end process;



process(sig_in,sys_rst)
begin
if(sys_rst = '1') then
   flag <= '0';
elsif(sig_in'event and sig_in = '1') then、
   flag <= ~ flag;
end if;
end process;

就是当外部信号（sig_in）进来时，flag信号取反，然后在系统时钟作用下找出flag变化，发出一个sys_clk脉宽的信号。实时性会比较好。

yyz1988

回复 15# houjiajun8

     15楼的朋友的程序应该是符合要求的，这个其实是一个很实用的电路，多谢各位朋友的相助，