PLL的带宽为何要选择为输入参考频率的1/10~1/20?

dyjguilin · 发表于 2008-1-18 20:50:51

感觉和开关电源带宽选择的道理是一样的
一个是为了保证在现有线性的处理下能保证系统有较好的相位裕度
其二是由滤波决定，带宽频率高了，输出的高频抖动就会增大

opamp1201 · 发表于 2008-1-23 23:11:30

多謝解釋

感激

lp.zhu · 发表于 2008-2-25 22:51:49

PLL 的带宽设置为1/10~1/20主要是基于Charge Pump PLL来说的。
由于PFD会在每次CkREF的Rise Time（Fall Time）和CKFB比较一次相位，也就是Cp的充放电是以CKREF为周期的
由于PLL是Close Loop的系统，存在Close Loop Respoose，每次充放电在LPF形成Ripple，为了比较好的抑制Ripple
只有PLL的带宽比较小才可以，工程上的经选择1/10~1/20之间，主要基于一下考虑：
1是PLL的带宽越小，C就越大，不利于集成；
2是VCO Noise是高通的，带宽越小VCO的Noise的贡献越大
这是一个Tradeoff，主要看面积和Noise。
在某些内型的PLL中就需要这个比值更大，例如Fractional PLL Delta-sigma PLL,这个比值一般在1：100~1：200之间，没有什么绝对的。

segabird · 发表于 2008-2-26 09:33:53

原帖由 lp.zhu 于 2008-2-25 22:51 发表

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PLL 的带宽设置为1/10~1/20主要是基于Charge Pump PLL来说的。
由于PFD会在每次CkREF的Rise Time（Fall Time）和CKFB比较一次相位，也就是Cp的充放电是以CKREF为周期的
由于PLL是Close Loop的系统，存在Close Loop ...

同意，都是依情况而定，并非一成不变的

pfho · 发表于 2008-3-2 11:05:15

LPZHU说得很好，我做的FRACTIONAL PLL就是1/200

david1168 · 发表于 2008-3-4 11:43:38

如LPZHU所言, 端看設計的要求而定, 想想, 如果PLL輸出是40GHz, 取1/10頻寬就是4GHz, 這將是很大的一個頻寬, 很多不想要的現象就會出現, 頻寬最好能統合輸出入頻率, 鎖定時間, 相位雜訊, 採用的電路結構, 晶片面積, 應用的地方...等系統參數進行設計

kevinliu_2008 · 发表于 2008-3-8 13:30:44

学习了

wanbey · 发表于 2008-9-9 20:48:01

嗯，讲的很仔细！

rainheart · 发表于 2008-9-10 18:57:25

我想请教一下在设计PLL时，是由参考频率确定环路带宽还是反过来由带宽决定参考频率，谢谢

hush051 · 发表于 2009-6-30 16:18:18

PLL的带宽为何要选择为输入参考频率的1/10~1/20?

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