FPGA DDR3硬件调试

雪中月影 · 发表于 2015-5-29 11:52:21

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XILINX V6的板子在测试DDR3的时候出现无法初始化的问题，通过观察chipscope发现是停在了read leveling第二步的校验阶段，而且通过示波器观察DQ通路，发现在DQ[48]--QD[63]管脚的电平都很低，大约在0.25V左右，而且有跳变,所以猜测是不是因为这几个管脚的电平不够导致了无法识别数据，希望有大牛可以帮忙分析一下，小弟不胜感激。

雪中月影 · 发表于 2015-5-29 16:23:35

自己顶贴

ggghello · 发表于 2015-5-29 18:15:03

雪中月影 · 发表于 2015-5-31 17:15:42

回复 3# ggghello

这是什么表情

shiyinjita · 发表于 2015-6-2 10:03:33

回复 1# 雪中月影

你先单独分析每一个DDR3，看看能不能初始化成功，成功后在合并在一起，同时在分析的时候，把速度降下来

记忆0716 · 发表于 2015-6-2 10:52:36

学习学习哈哈

雪中月影 · 发表于 2015-6-4 10:55:56

回复 5# shiyinjita

你好，现在只是用了一块1G的DDR3，经过测试发现FPGA和DDR3之间的路是通的，有些怀疑是不是FPGA里面的有些模块没有工作。

shiyinjita · 发表于 2015-6-4 21:42:18

回复 7# 雪中月影

你一块DDR3的位数就有64位宽？

hnuwyf · 发表于 2015-6-5 13:18:37

看看硬件有没有问题，也可以查看DDR3 controller的设计咨询，看看有没有已知的BUG，先把这些bug排除掉。

雪中月影 · 发表于 2015-6-6 13:55:24

回复 8# shiyinjita

对啊，是用的这个MT8KTF12864HZ – 1GB

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