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查看: 12009|回复: 7

[求助] 一个统计8位输入字中1的个数的verilog问题

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发表于 2015-5-28 11:04:23 | 显示全部楼层 |阅读模式

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module plb(count,q);
output [3:0] count;
input [7:0] q;
reg count;
integer i;
initial begin
count=4'b0000;
end
initial
begin
for(i=0;i<8;i=i+1)
begin
   if(q[i])

count=count+1;
end
end
endmodule
这是我自己写的,编译通过,但是功能不正确,求帮忙怎么改才正确
发表于 2015-5-28 14:25:08 | 显示全部楼层
你写成这样没法改的。建议你多看看书,先搞清楚hardware description和software coding的区别。
发表于 2015-5-28 14:54:37 | 显示全部楼层
什么叫编译通过了,你的编译是指什么?你所谓的功能不正确,是指仿真不对么?
发表于 2015-5-28 14:57:25 | 显示全部楼层
always @ (count)begin
   count = 4'h0;
   for(i=0;i<8;i=i+1)begin
      if(q[i] == 1'b1)begin
         count = count +1;
      end
   end
end
 楼主| 发表于 2015-5-28 17:20:57 | 显示全部楼层
回复 3# xduryan

对module tj(data,count);output [3:0] count;
input [7:0] data;
reg count;
integer i;
always@(data)begin
count=0;
for(i=0;i<8;i=i+1)
begin
if(data==1)
count=count+1;
end
end
endmodule
这个代码是修改的,和你给的那部分差不多,但不知道为啥,仿真结果不正确 输出结果是ZZZ1或zzz0
发表于 2015-5-28 21:16:15 | 显示全部楼层
回复 5# chang75161


    reg count;  ========> reg [3:0] count;
发表于 2015-5-29 11:08:13 | 显示全部楼层
目前fifo读写木有问题,但是有个棘手的问题:50Mhz的adc采样频率,50Mhz的fifo读写时钟。时序上,貌似不太好匹配阿,请大神指教阿!
发表于 2021-1-15 09:20:16 | 显示全部楼层


xduryan 发表于 2015-5-28 14:57
always @ (count)begin
   count = 4'h0;
   for(i=0;i


请问下这个不写else语句在硬件电路上不会出现问题吗
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