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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › DDR2 DDR3 constraint note
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DDR2 DDR3 constraint note

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索手锋芒
发表于 2016-7-14 15:02:27 | 显示全部楼层 |阅读模式

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说明：



  • 有一些constraint根项目相关，且不包含initial时的MRS设定
  • 绝大部分的AC timing参数都通过script从catalog中提取出来，然后反过来constraint其它的变量，从catalog提取的参数有：
  
sd_banksra_addrca_addrtcktccd_cnttrtp_cnttwtr_lentmod_len
txsdll_lentrp_lentmrd_lentrc_lentrfc_lentrefitrrd_lentrcd_len
tras_mintras_maxtras_lentfaw_lentwr_lentzqcs_lenmem_speedtdllk
tmprrtwlotwlmrdtxprtzqinittzqcl_lentzqopertckesr
tcksretcksrx

DDR2 Constraint

MR0

由于synopsys DDR2 VIP v2016.06好像还有些问题，write_recovery以及cas_latency不是按jedec spec全随机。


                               
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MR1


                               
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DDR3 constraint

MR0


                               
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MR1


                               
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MR2


                               
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Post decoding



                               
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