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查看: 5743|回复: 13

[求助] 求助:后仿,出现点问题,求懂得后仿的大神,给指点讨论,本人在读硕士,水平有限

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发表于 2015-4-24 10:57:42 | 显示全部楼层 |阅读模式
30资产
[求助] 求助:后仿,出现点问题,求懂得后仿的大神,给指点讨论,本人在读硕士,水平有限
    后仿真出现点问题.png
问题描述:为什么会出现许多带问题的文件,ibuf文件 是什么文件? 是没添加上么? 改怎么解决?


    后仿真_出现问题.png
问题描述:1  为什么会在仿真波形上出现俩个三角号,什么原因引起的?
              2  仿真过程中为什么会,会出现这么多红色的线,而且,还有X数据??


modelsim transcript 窗口出现问题显示:
    后仿真问题.png

问题描述:transcript 窗口显示:1,“$recovery” 出现问题,请问这是什么,改怎么解决?   之后又显示    curstate_FSM_FFd3有问题,咋回事?
                                       2,“$hold”保持时间有问题,请问这是什么原因引起的,之后又提示 state_FSM_FFd10 和                                                                                addr1_detect_reg_9 ,该怎么解决呢?


本人水平有限,目前在做说是毕设关键时期,怎么解决这些问题,只有后仿通过,才能做fpga上板验证,可是这些问题怎么解决,以前没做过




求大神给指点讨论

发表于 2015-4-24 11:12:59 | 显示全部楼层
时序违规,其实不用后仿的,做下周期约束,时序能过一般都是没问题的
 楼主| 发表于 2015-4-24 11:25:31 | 显示全部楼层
回复 2# huangxjmail

您说的 “,时序违规,不用做后仿真,做下周期约束,时序能过一般都是没问题的”

请问一下:我现在应该怎么做? 怎么做周期约束呢? 我现在是在ise下调用modelsim 做的后仿真。
              恳求您 说详细一点,好么
              后仿真这块 我比较陌生。希望您能详细指导一下
              我之前的想法是,在上fpga板级验证之前,先做下后仿真,后仿真出来结果后 在下到板子中调试,现在后仿真,出现问题,可能是我的想法,有问题,如果你感觉有问题,我该怎么做,用什么软件做
 楼主| 发表于 2015-4-24 11:29:25 | 显示全部楼层
回复 2# huangxjmail


   我用的 周期是20ns  相当于100M 时钟频率   请问下 我用什么工具  怎么做 周期约束
发表于 2015-4-24 13:59:13 | 显示全部楼层
如果hclk为200M时钟,那么ucf文件中就可以写
NET “*hclk” TNM_NET = "HCLK";
TIMESPEC TS_HCLK = PERIOD "hclk" 200MHz;
然后生成bit文件,根据时序报告修改设计,能多打一拍的多打一拍,不能多打一拍的看看有没有其他设计的办法
发表于 2015-4-24 15:09:22 | 显示全部楼层
是不是真的综合布线时序不通过,很简单可以验证,把仿真激励的clk改为低频看结果,如果结果还是不对,那就是设计就有问题。如果对,那就约束吧。设计有问题的概率是%99
 楼主| 发表于 2015-4-24 18:32:33 | 显示全部楼层
回复 5# huangxjmail
通过添加了如下的 时钟约束:

NET "Hclk" TNM_NET = Hclk;

TIMESPEC TS_Hclk = PERIOD "Hclk" 10 ns HIGH50%;


出现的波形如下:
后仿真改善.png
   

虽然没有啦红色的线,但是 现在结果不出来,我在生成bit文件过程中出现个错误,请问 怎么打开 时序说明报告?在哪看? 请问 下一步我该怎么做,从图上仿真出来的结果看 我的状态机 出现了问题,明明没有设置那个状态,现在竟然出来,怎么办?
 楼主| 发表于 2015-4-24 21:07:09 | 显示全部楼层
本帖最后由 redleaf1988 于 2015-4-24 21:55 编辑

回复 6# insunshinecn


   经过把 时钟频率降低到10M 后仿真出的波形,输出信号 就有一个没出来,仿真图如图
   后仿真又改善 master1 slave1.png

  好像是时序违规,组合逻辑路径过长,请问 应该怎么缩短组合逻辑路径呢、?   在master模块里 我主要用组合逻辑 利用状态机的状态 进行了赋值,具体还不知道怎么切断组合逻辑,插入寄存器,怎么看数据流,怎么才能缩短组合逻辑过长的路径?   您说的  约束  ,请问具体怎么约束?
  我水平很水,请教 下一步工作 改怎么做,求大神详细指教
发表于 2015-4-27 08:30:31 | 显示全部楼层
QQ图片20150427083448.png QQ图片20150427083504.png 如图
QQ图片20150427083448.png
QQ图片20150427083504.png
发表于 2015-4-27 16:24:29 | 显示全部楼层
楼主 先看一下基本的资料熟悉一下基本的概念和流程吧  你这样问收获不大
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