关于上下沿寄存器问题

hxx52021 · 发表于 2015-4-15 11:06:19

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求助，如果我想在正负时钟沿用于捕捉或提供外部DDR数据，不利用I/ODDR，用数字电路实现，采用半定制流程的话有人知道怎么实现吗？如果用verilog采用上下沿寄存器混用，结果工具是不可综合的，有人懂吗？求大神

icfbicfb · 发表于 2015-4-15 14:48:51

还真不懂，可以省个sstl io啊，

hxx52021 · 发表于 2015-4-16 10:36:41

回复 2# icfbicfb

SSTL IO的功能是做什么的啊？斑竹

[求助] 关于上下沿寄存器问题