verilog中寄存器问题

sunstarcxx · 发表于 2015-4-9 22:44:44

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用verilog写程序定义一个寄存器
reg [1:0] a;
想把两个变量 X，Y 作为寄存器中的两位，不知道如何写了，请大神帮帮忙~~

ddxx · 发表于 2015-4-10 07:56:41

回复 1# sunstarcxx

assign x = a [ 0 ];
assign y = a [ 1 ];

ticool · 发表于 2015-4-10 09:52:10

{x,y}搞定！

yariyari · 发表于 2015-4-10 12:48:53

回复 2# ddxx

正解。

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[求助] verilog中寄存器问题