用理想analogLib元件搭建全差分采样保持电路（含仿真源文件）

heziyun001 · 发表于 2018-12-14 14:28:48

回复 19# mulagi

同没有这个模块不过看楼主给的图应该指的是fully_diff_amp
然后还要改一下model library 改成随便哪一个model lib都可以或者全删掉

eryuerugu · 发表于 2019-2-28 19:56:06

谢谢楼主了，问我师傅让我自己上网去找

zhyfchangsha · 发表于 2019-2-28 21:33:39

看起来不错，下来看看

孤独的自由 · 发表于 2019-5-29 10:51:44

感谢分享

auch0311 · 发表于 2019-7-13 13:10:36

好东西，先学习一下

风中的少年 · 发表于 2019-12-29 22:36:14

谢谢楼主！

auch0311 · 发表于 2019-12-30 08:41:29

谢谢

胡萝卜123 · 发表于 2020-2-25 21:22:21

楼主，你描述switch的两点说明很有用，给出了开关导通的配置。我能问一下，什么状态下开关断开？我现在用控制时钟，控制开关的断开，但是现在开关一直处于导通状态。（电阻线圈的两端是0到2相位相反的控制信号，开关的两端连接电路）期待你的回复。

小白12345 · 发表于 2020-2-28 00:27:29

heziyun001 发表于 2018-12-14 14:28
回复 19# mulagi

能具体说一下怎么办嘛

heziyun001 · 发表于 2020-3-19 22:16:20

小白12345 发表于 2020-2-28 00:27
能具体说一下怎么办嘛

不太记得了
好像是楼主的仿真源文件的库我们是没有的所以会出错
把设置里的model lib全删掉就可以

[原创] 用理想analogLib元件搭建全差分采样保持电路（含仿真源文件）