用理想analogLib元件搭建全差分采样保持电路（含仿真源文件）

真我个性 · 发表于 2015-3-30 18:04:26

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本帖最后由真我个性于 2015-3-30 18:08 编辑

本教程适用开关电路仿真的初学者，包含了开关和时钟设置。全差分采样电路原理可参考《CMOS Circuit Design, Layout, and Simulation》Third Edition P841-842。
本仿真源文件的电路如下

图1 用压控电压源搭建的全差分运放模型

图2 全差分采样保持电路

图3 仿真结果
输入信号为100mV 5Mhz的差分信号，采样时间为4ns保持时间为5.8ns。

关于switch的两点说明：
1.switch的open voltage设置为0，close voltage设置为3
2.正端控制信号应该接有W标记的一端，这点很重要。

图4 开关连接方式

附上原理图和仿真设置源文件，可以直接导入到cadence ic6.10以上版本中直接仿真。

Fully_diff_sample_and_hold_ideal.tar.gz (27.4 KB, 下载次数: 707 )

导入方法
1.解压Fully_diff_sample_and_hold_ideal.tar到某个文件夹下，例如/csu/project
2.project文件夹为cadence打开的位置，其中有cds.lib文档，打开该文档添加
DEFINE Fully_diff_sample_and_hold_ideal /csu/project /Fully_diff_sample_and_hold_ideal
3.可以在cadence中发现已经导入Fully_diff_sample_and_hold_ideal库成功
4.打开fully_diff_sh原理图，然后进入ADE L
点击菜单栏中的Session然后Load state再选中Cellview
然后点击OK后在运行仿真，即能看到上面的仿真波形。

最后附上本文的word版（和上面文字和图片一模一样）以方便阅读，按需下载

用理想analogLib元件搭建全差分采样保持电路（含仿真源文件）.docx (159.79 KB, 下载次数: 915 )