如何约束输出端口，使他们输出是对齐的

无乐不作 · 发表于 2015-3-3 11:46:32

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x

假设输出为output 【7:0】x；
output 【7:0】y；
假设x和y都是经过不同的逻辑输出的，有些较大，有些较小，
如何约束输出，使得所有位最后的都是对齐的？

kevin9133023 · 发表于 2015-3-3 11:55:41

你指的是Timing 上對齊嗎? 設一個 Virtual clock 然後再對 x,y bus 加 set_output_delay -clock {virtual clock} -add_delay 0 就應該會對齊吧.

icfbicfb · 发表于 2015-3-3 12:14:35

对，增加output delay过约束即可

无乐不作 · 发表于 2015-3-3 13:39:32

回复 2# kevin9133023

谢谢您的回复

taotao_ic · 发表于 2015-3-4 21:12:38

光设一个output delay 应该不行。所谓对齐只能约束到一个timing window里面，所以应该要两条约束 -max 和 -min。-min的值要是negtive，不知道我的理解对不对

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