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[求助] 求教一个timing约束问题

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发表于 2015-10-13 22:50:24 | 显示全部楼层 |阅读模式

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本帖最后由 jackiexiuyi 于 2015-10-15 15:08 编辑

FullSizeRender.jpg
大家好,如上图中所述:
clk作为第1个dff的reset端,同时又是第2个dff的clk,
2个dff的reset 都是go high reset,第1个dff有自己的输入d和clock(图中没有画出来,因为此时q1是由reset决定的),2个dff的clock是不一样的,不同的时钟域。
这种情况如何让design complier保证第2个dff的setup和hold timing?目前simulation report好像不会check 这条path
需要写什么特殊的约束条件?
谢谢!
发表于 2015-10-14 08:57:38 | 显示全部楼层
偏移约束?
 楼主| 发表于 2015-10-14 13:58:29 | 显示全部楼层
回复 2# 菜鸟要飞


    感谢回复!但是不明白您说的意思 ,能否详细一点,我是菜鸟,谢谢!
发表于 2015-10-14 16:02:41 | 显示全部楼层
回复 3# jackiexiuy
   百度一下,讲的应该详细 我也不熟
发表于 2015-10-14 18:01:16 | 显示全部楼层
第一个寄存器没有时钟驱动,

没有launch clock,工具怎么进行建立保持时间的分析.

不好意思问一下楼主,这个设计的目的是什么呢?

输出应该是常0啊
发表于 2015-10-14 20:18:23 | 显示全部楼层
真神奇的电路,如果第一个DFF其实是Latch倒是有!
发表于 2015-10-14 20:44:41 | 显示全部楼层
第一级DFF没有时钟驱动,没有launch clock,不存在同一时钟域下的常规的时序路径。
但在时钟切换下,第一级DFF响应异步复位,会将其输出端Q置到复位值,传递到DFF2的D端。
此时为了满足第二级DFF的建立时间,必须约束DFF1/R到DFF2/D的数据路径长度。
DFF1的R为低电平有效,即CLK下降沿触发复位输出传递到DDF2/D必须在T(半周期-DFF2的建立时间)内完成。用set_max_dely  T/2-setup(DFF2)   -to DFF2/D,由于是下降沿开始,保持时间天然存在半周期的余量,不需要做特殊设置。
 楼主| 发表于 2015-10-15 15:00:41 | 显示全部楼层
本帖最后由 jackiexiuyi 于 2015-10-15 15:02 编辑

回复 7# 海天之间


    感谢回复!你好,2个dff是一样的,图上面没有画清楚,都是go high reset,第1个dff也有它的输入和自己的clock(图中没有画出来),2个dff的clock是不一样的。由于go high reset,所以第2个dff 没有半个cycle的时间来保证timing。目前情况是timing report 中显示 sta分析工具没有check 这种path,所以比较奇怪,不知道怎么设置才能让工具check这种path,还是说工具本来就不能check 这种case。
 楼主| 发表于 2015-10-15 15:16:14 | 显示全部楼层
回复 5# 冲出藩篱


    感谢回复!你好,不好意思,图没有画清楚,第1个dff也有它的输入d和自己的clock),2个dff的clock是不一样的。

    电路是代码综合出来的,但是检查的时候发现这一条path没check。如果是自己设计电路,估计不会用这种设计。
发表于 2015-10-15 19:36:35 | 显示全部楼层
回复 9# jackiexiuyi
你使用的是什么器件啊?

Altera的话应该能分析到的,你检查一下时序约束里面, false path 的设置 和clock group的设置。
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