Verilog综合遇到的这样的警告如何处理

小金豆 · 发表于 2015-2-11 11:16:52

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大家好：请教个问题我是个初学者对Verilog运用不是很熟悉。我定义了一个输出寄存器
output reg[15:0] INT_PWM_BLOCK,当条件满足，把这个寄存器的第0位置0，否则为1，,我想知道其余位没有用到需要处理吗？如果不作处理，综合时从第一位到第十五位会报这样的警告：Xst:1710 - FF/Latch <1> (without init value) has a constant value of 0 in block <INT_PWM_BLOCK>. This FF/Latch will be trimmed during the optimization process.

haimo · 发表于 2015-2-11 13:27:28

其余位没有用到，为啥要用多比特信号，用一位就行了

keppel7000 · 发表于 2015-2-11 14:53:51

不用处理，第15位到第1位综合时候会被优化掉的。

gygyg · 发表于 2015-2-11 16:42:13

正常的

steven_794 · 发表于 2015-2-11 16:46:28

還沒遇過這樣問題
剛好也可以來了解一下

liuguangxi · 发表于 2015-2-11 21:02:52

只要确认优化掉的逻辑不影响正常功能就可以忽略警告

bjzhaoxh77 · 发表于 2015-2-27 15:43:32

有latch产生，应看看语法风格的学习资料。

cornhill · 发表于 2015-2-27 16:05:54

根据你说的。没有问题。但是具体设计不该做没。

heyitsyou · 发表于 2015-3-12 16:50:35

正常的

418478935 · 发表于 2015-3-12 23:06:30

为什么要这么任性

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