Intersil 500M AD的FPGA接口程序问题

lxtx603 · 发表于 2014-10-30 16:39:35

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本帖最后由 lxtx603 于 2014-10-30 16:47 编辑

目前在调一块500MHz AD的板子，芯片选用的是ISLA214P50，14bit

isla214p50.pdf (1.17 MB, 下载次数: 15 ) ，该芯片14bit LVDS 并行接口连接到FPGA上。该AD是Time-interleaved型的，内部是有两个250MHz的14bit AD拼接而成。输出数据位D[13:0]P，D[13:0]N。
AD的输入采样时钟为500M

Hz，输出时钟CLKOUTP，CLKOUTN，为输入时钟的一半，即250MHz。

FPGA选用的xilinx V5的95t。

遇到的问题：
1、写AD到FPGA的接口程序时，有些地方看不太明白，该AD是并行LVDS接口输出，但其手册上推荐的xilinx参考手册XAPP1064。查看该参考手册为串行LVDS输出的。
2、以前调的AD输出数据随路时钟与AD输入的采样时钟频率相同的，且AD只有一个core。这个AD的接口该如何写呢？
能否直接将AD的随路时钟CLKOUTP，CLKOUTN送到IBUFDS中，产生单端时钟再接收数据，还是需要将该时钟送到DCM里产生0°和180°两路时钟，然后再分别抓AD的数据，最后组合成一组数据呢？期待回复！谢谢！
AD时序图如下：

AD时序图

可能用到的手册：AN1604

an1604.pdf (156.58 KB, 下载次数: 12 )

lxtx603 · 发表于 2014-10-30 16:48:07

有没有人用过intersil的AD？求助！

奋斗的小熊 · 发表于 2014-10-30 16:58:17

看时序图，应该是DDR格式的。xilinx有专门的原语来处理DDR的数据的。直接使用就是500M的采样率了

lxtx603 · 发表于 2014-10-30 17:05:39

回复 3# zhaojingzb

这个AD的输出随路时钟是250MHz的，输出数据data_p[13:0],data_n[13:0]，都是14bit的，您意思是和其它parallel LVDS输出的AD处理方法一样？直接用IDDR来弄？那如果这样的话，FPGA接收的差分数据如何合成单端数据呢？合成后的数据是14bit还是28bit呢，

奋斗的小熊 · 发表于 2014-10-31 09:52:44

_p和_n是LVDS信号的正负极，通过IDDR解出来的数据是250M*28bit的。

lxtx603 · 发表于 2014-10-31 22:15:44

回复 5# zhaojingzb

谢谢你的回答，解出来的28bit数据如何拼成14bit数据呢，IDDR解出来的数据是否可以理解为实部和虚部啊，chipscope不知如何去看该数据。之前弄的AD 输出的14bit数据是D0/D1，D2/D3。。。这种，14bit其实是7对P、N信号，进FPGA后解出来就是14bit。chipscope直接抓就可以了。

lxtx603 · 发表于 2014-11-2 08:22:17

顶起来啊！此类ad的差分接口无经验啊。不知道这种接口如何用chipscope看，直接把28bit作为一个bus看么？

yadog · 发表于 2014-11-2 15:28:36

两路250M，可以理解为一个采的是500M的上升沿，一个采的是500M的下降沿，这样合成才是完整的500M

opqfeixue122 · 发表于 2015-9-8 14:39:26

学习了。

hanyang · 发表于 2015-9-9 11:18:32

回复 1# lxtx603

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