formality 求助

bettermanjh · 发表于 2014-10-28 14:24:27

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HI 各位大侠，在formality中对于clock gate的处理时怎样的？user guide上建议有verification_clock_gate_hold_mode 怎样理解这个设置？比如一个and的clock gate，为了避免毛刺一起的不相等，是否是通过设置verification_clock_gate_hold_mode low，这样gate的enable信号总是设置为1，相当于在没有gate的情况下进行formality 的比较？

jun_dahai · 发表于 2014-10-28 16:22:32

建议你打开fm_shell，man verification_clock_gate_hold_mode，进行仔细查看
简单的讲就是，在默认情况下，fm认为增添了门控插入（综合时）和之前没有门控的RTL的寄存器是不相等的
也就是说，如果综合时，使用了命令进行了门控插入，那么在形式验证时，就需要设置相应的verification_clock_gate_hold_mode

zhy19870310 · 发表于 2019-5-14 17:24:19

不知道楼主的问题解决了没有啊？我也是遇到这个问题，match的时候所有的ICG都对不上，接着verify都是failed，应该怎样弄呢？

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