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查看: 4243|回复: 5

[求助] DC综合 怎么确定合适的线载模型

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发表于 2014-10-17 08:34:48 | 显示全部楼层 |阅读模式

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DC综合的时候使用 set auto_wire_load_selection true后report_area发现仍然只有cell面积,report_lib后发现lib里面已经包含的wire load model, 但是有好多个model,每个model包含参数Resistance Capacitance ARea Slope 以及Fanout-Length table。
每个 wire load model Name以wl10,wl20 ...结尾,这个是门尺寸宽长比的意思么?
经过实验,wl后的数字越大,Fanout-Length的值就越大,Net Interconnect area的面积就越大。这其中是怎样的关系呢?
再有,要怎么确定哪个wire load model适用于自己的设计呢?
发表于 2014-10-17 08:53:53 | 显示全部楼层
根据逻辑部分的门数
发表于 2014-10-17 17:04:37 | 显示全部楼层
对于一个工艺库,你可以根据你设计的大小(逻辑门数)来选定WLM;至于dc报的面积就是cell的总面积,和WLM无关,WLM只是用来估算线延时。
 楼主| 发表于 2014-10-20 07:48:44 | 显示全部楼层
回复 3# csqorpheus


    综合我还在学习,所以还请多多赐教吧。关于wlm,不解的是,我以为DC只在临近的单元根据wlm信息推断该使用什么样的驱动单元,为什么会和设计整体规模有关系?
    最近在看《高级ASIC芯片综合--使用DC PC 和PT》,这本书比较偏向于使用手册,有没有原理方面的书推荐下?

    非常感谢~
发表于 2014-10-20 09:24:56 | 显示全部楼层
有本DC综合教程还可以,虞希清那本吧
 楼主| 发表于 2014-10-20 16:19:54 | 显示全部楼层
回复 5# lilyzhong


    找到了,非常感谢!
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