求助verilog运算截取表述方式

bellinwater · 发表于 2014-10-9 16:42:15

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verilog或者systemverilog的语法使用:比如说我的地址信号addr[31:0],做一个减法运算后需要截取其中的15:2比特。这个怎么用一个表达式实现？
目标实现：
(addr-32'h12345678)[15:3]
目标是用一个表达式来表述。如果分开的话，我明白可以先给一个变量做减法运算。再用差作为新变量取15:3给addr。