请教如何满足外部器件或IP核的建立保持时间

wmh · 发表于 2014-9-20 18:41:39

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一看就是新手的问题吧……FPGA产生的数据是与时钟上升沿同步变化的，将这样的数据和时钟输入后面的IP核或是外部器件，可能满足不了后者的建立和保持时间。我的做法是给这个与数据同步的时钟，加一个反相器，这样时钟的上升沿就与数据的中间对齐了，建立保持时间也能满足。不知道这样做是否可取。
前辈们是怎么看这个问题的？

wmh · 发表于 2014-9-21 09:17:10

是不是要用PLL产生相移时钟作为后级模块的驱动时钟啊？求解答！

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