关于加了门控cell的前仿真

fengzhepianzhou · 发表于 2014-9-17 21:24:00

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在rtl级别仿真，vcs会把分频后的时钟处理错误，记如果用原时钟采样分频后的时钟的数据，会出现hold问题，即采样提前一个周期。因为，分频是通过寄存器实现的，因此，vcs认为两个都是寄存器的输出，谁也不比谁早。同理，如果选用工艺库中的门控单元，同样的问题，用门控后的时钟去采集门控前的，也会出错。解决：目前不知道怎么设置，所以发帖求解！

fengzhepianzhou · 发表于 2014-9-18 20:49:34

自己顶下

icfbicfb · 发表于 2014-9-19 10:07:25

rtl本来就不带时序验证的吧，应该是可以的吧

fengzhepianzhou · 发表于 2014-9-20 20:02:18

回复 3# icfbicfb

建议自己写个分频时钟试一下，再来回复

fengzhepianzhou · 发表于 2014-9-26 21:45:54

中国大多数it民工，应该跟我一样，被这些无聊的问题困扰着，难不成我这一辈子就为这些根本不是问题的麻烦困惑着？

fengzhepianzhou · 发表于 2014-11-20 21:03:01

rtl阶段用mux设计一个reg，是的vcs认为这个原时钟也是经过reg的，就可以实现相互采样不出问题

jun_dahai · 发表于 2014-11-21 11:30:06

分频时钟之间，以及与原时钟之间存在数据交互，这个在实际设计中很常见
但是需要注意的是：仿真器默认cell delay = 0， cq->d > 0，对于AT相同的时钟和数据，不同的仿真器的解析不同，为了避免设计错误（mismatch between rtl and gate simulation)，所以设计中常常加入必要的cell delay解决

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