PLL中分频器的相位噪声仿真

yunsgao · 发表于 2016-10-26 10:21:13

请问楼主解决了吗？pll中分频器的相位噪声应该怎么仿真呢？

hudongyang · 发表于 2019-1-15 22:28:44

请问这个问题解决了吗？我也遇到这个问题，如果你解决了，还请分享一下。

yangptzn · 发表于 2019-1-16 14:33:00

回复 11# wer004aqqcom

PSS does not support any Verilog-A models

yangptzn · 发表于 2019-1-16 14:45:14

有详细的仿真教程吗

haichao89 · 发表于 2019-5-10 18:20:33

楼主解决问题了吗？

麻麻 · 发表于 2019-7-30 11:04:40

输出的电压应该选中，才会收敛吧

麻麻 · 发表于 2021-2-23 20:09:21

理想的VCO就是VerilogA,怎么可以仿真pss呢

麻麻 · 发表于 2021-2-23 20:10:09

我也遇到相同问题，请问楼主如何解决的呢

yjj_123 · 发表于 2021-9-9 17:13:38

请问这个问题该怎么解决

conan85420 · 发表于 2022-4-13 20:49:46

我觉得可能是仿真精度不够，应该选最高精度conservative。
beat frequency 填写分频器的输出分频时钟频率。
output harmonics数要至少覆盖输入时钟频率，本贴情况也就是谐波数至少为8

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