一种common gate的运放电路请教

chenyingping

本人主要做开关电源设计，在做过的几款芯片里，发现前辈们在做current sense电路时，普遍用到了一种共栅结构的运放电路，具体结构示意如下：

对于电路的功能比较好分析，检测V1和V2之间的电压差（V2>V1)，然后转化为V3输出，关系式为：V3=(V2-V1)*(RS/RD)。
但是这对于设计电路帮助不大，因为没有反应出具体的性能参数。
昨天在分析这个电路时，发现里面包含了一个共栅输入级的差分运放，如图中虚线框所示，输入对为P1/P2，N1/N2做为active load，N3是第二级输出，这一运放构成一个buffer，将A点和B点调整至相等的电位。这一运放的增益也决定了整个电路的精度。
但是分析仅仅进行到这一步，除了精度，其他性能参数很难进行下去。在网上也未搜到关于这一结构的相关资料，不知是否是因为太简单的原因。

所以想请教各位大侠：如果V1/V2端有扰动，会在输出端V3造成相应的扰动，这会造成后续电路误认为所设定的电流值达到而切换芯片的工作状态，最直接的结果是过流保护值偏小，而带不了大电流。这该如何去设计电路？

如果有大侠有关于这一电路或者类似电路的相关资料，望能给小弟分享一下。
在此先谢过各位。

lwjee

你这个哪里PMOS哪是NMOS？

xi8meng

回复 1# chenyingping
    楼主不错，挺爱钻研的！
既然基本的情况已经搞懂了，这个时候就应该用一种正向的思维来考虑这个电路的设计了。首先电路的功能是为了实现电流采样，采样无非就是精度和速度，精度和增益有关，速度和带宽有关，把两者式子列出来，看看和每个管子的参数的关系是怎样的。这样就很清晰了，也知道怎么优化电路了。再就是考虑环路稳定性，怎么补偿，最后考虑失调的影响…
具体式子就不列了吧，楼主可以把思考的东西再贴出来供大家讨论…

chenyingping

回复 2# lwjee


   以N开头标注的管子是NMOS，以P开头标注的管子是PMOS。

chenyingping

回复 3# xi8meng


   谢谢这位大侠的回复。对于速度的问题，我的想法是存在一下tradeoff。在采样电流时，V1和V2是连接至采样电阻的两端，而在开关过程中，这两个电压存在高频扰动，如果这个电路的带宽很宽的话，就会响应这些扰动而使后面的电路产生误触发。所以这个tradoff该如何考虑？

另外是N3的drain端直接连接至V2端，V2端的扰动会通过N3的漏源寄生电容传导至它的source端，这也会使电路错误工作，有没有好的办法解决这个问题？

lishiliang

不知道这个分析对不对，贴出来请大家指正

chenyingping

回复 6# lishiliang

分析得不错。但是对于小信号增益，如果以V3作为输出结点，增益确实为gm2*(rop2||ron2)，但是我觉得在设计增益时应该将N3作为共源级，输出点为B点，因为精度是由A点与B点之间的电压有多接近决定。

传输函数和零极点分析我认为也是正确的，但是该如何设计这个电路的带宽？

xi8meng

回复 6# lishiliang


   感谢lishiliang高质量的回复，很详细！   公式推导应该都没问题，只是V3处的在环路中应该不是一个极点，而是一个零点。V3处的电容在高频下会削弱RS的负反馈作用，进而使环路增益增加，所以是环路中的一个零点。

xi8meng

回复 5# chenyingping

嗯，的确在实际上开关电源中SW点会有很大的ring，在系统设计中有两个方法减小SW的扰动引起的误触发。

1. 是SW不会直接接到V2点，而是通过一个RS低通滤波，从而削弱高频的扰动；
2. 系统中会有一定的blank时间，在开关动作后一定时间内，不检测电流采样电路触发的过流，所以即使有误触发，只要在blank时间内都没关系。


关于带宽的设计，取决于系统的要求，如果是开关频率上了MHz，Ts就是1us，可能最恶劣的Ton只有2，300ns，这样电流采样的时间估计只能是几十ns，这样你的闭环带宽就要求至少是10M以上。只要有了spec，其实就是电路设计过程，可以参见楼上的回复。

semico_ljj

Mark。。。