一种common gate的运放电路请教

暮若幽荷 · 发表于 2014-9-9 09:37:15

终于看到有人问这个电路了，我有一点不懂，就是这个电路很多时候是作为比较器来用的，如果是V1端的变化引起输出翻转，这我可以理解，一个delta V引起的，但是如果是V2端的变化，引起输出翻转，我就不懂了，这个过程和V1有什么关系，感觉它自己这一侧引发的变化，求指教，我是不是太弱了。。。

暮若幽荷 · 发表于 2014-9-9 09:40:07

补充一下，我说的这个电路和楼主的稍有不同，就是负载是两个各自独立的电流源负载~

semico_ljj · 发表于 2014-9-9 10:43:33

回复 12# 暮若幽荷

可以直接上图啊

xi8meng · 发表于 2014-9-9 11:29:54

回复 11# 暮若幽荷

建议上图，如果没错的话，你说的电路上面两个PMOS有一个是DIODE连接的吧。

暮若幽荷 · 发表于 2014-9-9 11:42:04

回复 14# xi8meng

是啊，就是你说的这个，我感觉diode连接的那个管子如果输入变化，是一个delta V，可是如果是另一个的管子输入变化，完全就是这一侧的影响啊，因为下面的两支路的电流源负载是两个独立的电流源，之间没关系啊。。

lwjee · 发表于 2014-9-9 11:43:17

我感觉小信号分析没意义。N3管应该是在截至去或者线性区都可以，电路本身是分流在Rs上的电流产生Vout输出，Gain是Rs/RD，很精确的值，N3什么区不重要。这个电路比较重要的极点应该在N1 Gate上和N3 Gate上，同时小loop产生零点。如果N1 gate极点小，V1和V2 同时降低或升高时，将在输出产生ripple，在N3 gate上加Cap可以减小输出ripple。或者V1和V2上有Ripple，也可以通过在N3 gate上加Cap解决，更好的办法是在输出加filter。另外极点都可以做到高频，对电源电路影响应该不大。

lwjee · 发表于 2014-9-9 11:46:49

通过N3的Cds产生的Ripple应该很小，主要通路是N3的gate到source。这是一个很不错的电路，他的精度只取决于P1和P2的Vth mismatch。

lwjee · 发表于 2014-9-9 11:48:58

还有N1和N2的mismatch。哈哈，忘记看了

xi8meng · 发表于 2014-9-9 15:37:23

回复 15# 暮若幽荷

DIODE侧MOS管S端电压（V2？）变化，会引起Gate端相同的电压变化，因为bias电流是恒定的。这样不正是一个共源级（V1端不变）放大电路吗。

xi8meng · 发表于 2014-9-9 15:41:02

回复 16# lwjee

小信号分析得到开环loopgain还是很有必要的，因为GAIN=Rs/Rd的前提就是你的OP增益无穷大，如果N3的工作状态会引起环路增益很大的变化，这样系统offset会直接引起电路工作不正常。有条件建议搭一个试试，你会发现通常单级的这种结构都满足不了你系统的需求，最好是前一级是cascode结构。

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