求指点！setup和hold可以同时为负么

wumeimelissa · 发表于 2014-9-2 15:05:26

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求指点！对setup和hold的要求可以同时为负么？什么情况下可以同时为负时序还不出现错误？？

shfeiwang · 发表于 2014-9-2 15:18:04

当然有可能同时为负值啊，magin足够多的情况下时序不会有错~

wumeimelissa · 发表于 2014-9-2 15:30:06

回复 2# shfeiwang

能具体解释一下么，什么情况下就同时为负了

zero_0 · 发表于 2014-9-2 16:52:23

你说的是 library setup/hold time 吧，同时为负是不可能的，自相矛盾。
平常两个都是正数，我的理解是分别考虑 worst case 再加上 transition 需要时间。

wumeimelissa · 发表于 2014-9-2 17:16:37

回复 4# zero_0

能具体解释一下么~~不太懂

zero_0 · 发表于 2014-9-2 17:20:40

回复 5# wumeimelissa

那你要先了解 setup 和 hold 是什么

wumeimelissa · 发表于 2014-9-2 17:36:21

回复 6# zero_0

从概念上讲的话setup是时钟上升沿到达之前数据应保持稳定的时间，hold是时钟上升沿到达后数据应保持稳定的时间

zero_0 · 发表于 2014-9-2 18:08:39

回复 7# wumeimelissa

为什么要保持稳定？竞争冒险。那这样两个都是正值了。
至于为什么可能出现负值，因为flip-flop 端口到 gate 有一段delay，如果clock 那段delay明显要大，setup就可能是负值了。

wumeimelissa · 发表于 2014-9-2 19:40:22

回复 8# zero_0

那hold也是同样的道理吧，可是为什么不能同时为负我还是不太明白，希望您能再解释一下，谢谢

zero_0 · 发表于 2014-9-2 19:53:39

回复 9# wumeimelissa

同时为负就是：
CLK_cell_delay > DATA_cell_delay 且 DATA_cell_delay > CLK_cell_delay，而且这是必要条件不是充分条件，还要考虑 clock 的 transition

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